Comprendere i tempi ADC: frequenza di campionamento, tempo di conversione e orologio
Il termine "tempo di orologio" non è una specifica ADC standard. Invece, gli ingegneri lavorano con un insieme di parametri di temporizzazione che definiscono quanto velocemente e accuratamente un convertitore analogico-digitale opera. L'orologio interno o esterno dell'ADC guida questi parametri.
Parametri di temporizzazione critici
| Parametro | Simbolo | Definizione | Range tipico |
|---|---|---|---|
| Frequenza di campionamento | fs | Campioni al secondo. Inverso del periodo di campionamento. | 1 kS/s – 10+ GS/s |
| Periodo di campionamento | Ts = 1/fs | Tempo tra campioni successivi. | 1 µs – 100 ps |
| Tempo di conversione | Tconv | Tempo dall'inizio della conversione all'uscita digitale valida. | ½ Ts (pipeline) a molti Ts (SAR) |
| Tempo di acquisizione | Tacq | Tempo necessario al condensatore di campionaggio per caricarsi alla tensione di ingresso (entro ½ LSB). | 10 ns – 1 µs |
| Jitter di apertura | taj | Incertezza nell'istante di campionamento. Limita il SNR ad alte frequenze di ingresso. | < 1 ps (alta gamma) a 100 ps |
| Ritardo di apertura | tad | Ritardo tra il fronte di orologio e l'istante di campionamento effettivo. | 1–5 ns |
| Latenza (ritardo pipeline) | L | Cicli di orologio tra campione e dato di output corrispondente (ADC pipeline). | 2–20 cicli |
Relazioni di orologio per architettura
- SAR (Successive Approximation): Una conversione per ciclo di orologio (o N+1 orologi per N bit). Tconv ≈ N/fclk. fs ≤ fclk/(N+2).
- Pipeline: Uno stadio per orologio. Alta fs (fino a fclk), ma latenza di diversi cicli.
- Flash: Un orologio per conversione (comparatori + encoder). Molto alta fs, bassa risoluzione.
- Sigma-Delta (ΣΔ): Orologio di sovracampionamento elevato (fclk = 64–256 × fs). Il filtro decimatore digitale imposta il tasso di output.
Perché i tempi sono importanti
- Banda: fs deve essere > 2× la banda del segnale (Nyquist). I sistemi pratici usano 5–10×.
- Prestazioni dinamiche: Il jitter di apertura limita il SNR: SNRjitter = -20 log₁₀(2π fin taj).
- Stabilizzazione: Tacq deve permettere all'ingresso di stabilizzarsi dopo commutazione MUX o interazione con impedenza di sorgente.
- Sincronizzazione di sistema: Latenza nota consente campionamento coerente in sistemi multicanale.
Consigli di progettazione pratica
- Usa una sorgente di orologio a basso jitter (oscillatore di quarzo, PLL con VCO pulito).
- Abbina l'impedenza della traccia dell'orologio; termina correttamente per evitare riflessioni.
- Fornisci tempo di acquisizione adeguato: Tacq ≥ 9 × (Rsource + Ron) × Csample per stabilizzazione a 16 bit.
- Per campionamento simultaneo (controllo motori, array phased), usa ADC con orologio condiviso e ritardo di apertura abbinato.