Dimensione del feature nella tecnologia VLSI moderna: l'era dei 3nm
Nell'Integrazione su Scala Molto Grande (VLSI), la dimensione del feature (nodo di processo) si riferisce alla dimensione minima stampabile—tipicamente la lunghezza del gate del transistor o il mezzo passo metallico. È la metrica primaria per densità, prestazioni ed efficienza energetica.
Stato attuale (2024-2025)
- Produzione all'avanguardia: 3 nm (N3, N3E) di TSMC; Intel 4 / 3 (densità comparabile).
- 5 nm / 4 nm ad alto volume: TSMC N5/N4, Samsung 4LPE, Intel 4.
- 7 nm / 6 nm / 28 nm maturi: Alto volume mainstream (automotive, IoT, FPGA).
Perché il rimpicciolimento è importante
- Densità: ~100-200M transistor/mm² a 3nm → più core, cache, acceleratori per die.
- Prestazioni: Gate più corti commutano più velocemente; minore capacità → frequenza più alta o voltaggio più basso.
- Potenza: Potenza dinamica ridotta per operazione; critica per mobile/data center.
- Costo/Transistor: Storicamente in declino, ma il costo wafer a 3nm (~$20k+) sfida questa tendenza.
Sfide maggiori alle scale atomiche
- Effetti quantistici: Perdite per tunnelamento, variabilità (fluttuazione casuale dei dopanti, rugosità dei bordi di linea).
- Litografia EUV: Difetti stocastici, costo maschera, limiti di produttività.
- Collo di bottiglia interconnessioni: Ritardo RC peggiora man mano che i fili si rimpiccioliscono; nuovi metalli (Ru, Co), intercapedini d'aria, binari di alimentazione interrati (BPR) necessari.
- Densità termica: Rimozione del calore da logica impilata 3D (CFET, alimentazione posteriore).
Oltre il ridimensionamento planare
L'industria è passata a FinFET (transistor 3D) a 22/16nm, GAA (Gate-All-Around) nanosheets a 3nm, e futuri CFET (Complementary FET) impilati. Integrazione eterogenea 3D (chiplet, HBM, packaging 2.5D/3D) ora fornisce il "legge di Moore" più del solo riduzione litografica.