Sincronizzazione della frequenza di uscita alla rete: spiegazione dell'inverter grid-tied
"Sincronizzazione della frequenza di uscita alla rete" descrive la funzione critica di un inverter grid-tied di bloccare la sua frequenza di uscita AC (e fase) alla frequenza della rete elettrica (50 Hz o 60 Hz). Senza sincronizzazione, l'inverter non può parallellare in sicurezza con la rete — lottarebbe con la rete, causando instabilità, danne alle apparecchiature o pericoli di isola.
Perché la sincronizzazione è obbligatoria
| Rischio | Meccanismo | Conseguenza |
|---|---|---|
| Disallineamento di frequenza | Inverter f ≠ Rete f | Battimenti, pulsazioni di coppia in macchine rotanti, intervento protezioni |
| Disallineamento di angolo di fase | Vettore tensione inverter non allineato con la rete | Massiccia corrente di spunto (livello cortocircuito) → interruttore scatta, danne inverter |
| Disallineamento di tensione | Inverter V ≠ Rete V | Flusso di potenza reattiva, problemi di regolazione tensione |
| Isola | Inverter alimenta una sezione di rete spenta | Pericolo per i lavoratori della linea; danne alle apparecchiature al riarmo |
Come funziona la sincronizzazione: Phase-Locked Loop (PLL)
Il PLL è il motore di sincronizzazione centrale negli inverter digitali (DSP/MCU/FPGA).
Struttura base del PLL (Synchronous Reference Frame - SRF-PLL)
Tensione rete (abc) → [Clarke: abc→αβ] → [Park: αβ→dq (θ)] → [PI Controller] → ω̂ → [Integratore] → θ̂ ↑ │ │ ▼ └──── [VCO/NCO] ←─── │ [Sine/Cosine LUT] │ Segnali di riferimento PWM
- Input: Tensione di rete (3-fase o monofase) campionata da ADC.
- Output PLL: Angolo di rete stimato θ̂ e frequenza ω̂.
- Condizione di blocco: Tensione sull'asse q (Vq) → 0. Tensione sull'asse d (Vd) = grandezza tensione di rete.
- Banda passante: 10–50 Hz (compromesso: blocco rapido vs rifiuto del rumore).
Alternativa: SOGI-PLL / DSOGI-PLL
- Second-Order Generalized Integrator — fornisce segnali in fase/in quadratura, rifiuto armoniche, prestazioni migliori su rete distorta/sbilanciata.
- Standard nei moderni codici di rete (IEEE 1547-2018, UL 1741 SA, VDE-AR-N 4105).
Sequenza di sincronizzazione (IEEE 1547 / UL 1741)
- Standby: L'inverter monitora la rete (V, f, fase) tramite PLL — nessuna uscita (relè aperti).
- Controllo tensione: Vgrid entro 88–110% nominale (per curva).
- Controllo frequenza: fgrid entro 59.3–60.5 Hz (60 Hz) / 49.5–50.5 Hz (50 Hz).
- Rampa di salita: Chiudere relè di uscita. Rampa della potenza attiva da 0 al setpoint in 1–5 min (velocità di rampa anti-isola).
- Monitoraggio continuo: Il PLL traccia la rete. Se V/f fuori dai limiti → disconnessione in < 2 s (o per curve ride-through).
Inverter grid-following vs grid-forming
| Modalità | Sincronizzazione | Applicazione |
|---|---|---|
| Grid-Following (GFL) | PLL si blocca sulla rete → sorgente di corrente | La maggior parte degli inverter solari, eolici, batterie oggi |
| Grid-Forming (GFM) | Imposta tensione/frequenza → sorgente di tensione (oscillatore virtuale, droop, VSM) | Microgrid, isola, reti deboli, black start |
| Grid-Supporting | Ibrido: segue ma fornisce inerzia/supporto tensione | Servizi di rete avanzati |
Requisiti di qualità dell'energia (IEEE 519 / IEC 61000-3-2/3/4/12)
- THD (Corrente): < 5% (al PCC), armoniche individuali < 3%.
- Fattore di potenza: > 0.95 (spesso regolabile 0.9 ind/cap per Volt/VAR).
- Iniezione CC: < 0.5% della corrente nominale.
- Deriva di frequenza: < 0.5 Hz/s (ROCOF).
Protezione anti-isola (Sicurezza critica)
- Passiva: Velocità di variazione di frequenza (ROCOF), Spostamento di vettore, Salto di tensione/fase.
- Attiva: Deriva di frequenza (Sandia), Active Frequency Drift (AFD), Misurazione di impedenza.
- Requisito: Rilevare isola < 2 s (UL 1741), disconnettere.
Piattaforme di implementazione
- MCU: TI C2000 (F28004x, F2838x), STM32G4/H7, Infineon XMC4000.
- FPGA: Xilinx/AMD Zynq, Intel Cyclone — per multi-MW, multinivello, GFM.
- DSP: TI TMS320F2837xD (dual-core) — standard industriale per inverter 3-fase.
Sommario: "Sincronizzazione della frequenza di uscita alla rete" = Sincronizzazione di rete basata su PLL conforme a IEEE 1547/UL 1741. Consente l'operazione parallela sicura e stabile. Il PLL è il cuore di ogni inverter grid-tied — la sua robustezza determina ride-through, qualità dell'energia e compatibilità con la rete.