Scalatura dinamica potenza CMOS: raddoppio frequenza da 20 a 40 MHz

Variazione consumo potenza con aumento frequenza di clock

Per un circuito digitale CMOS, la potenza dinamica (P_dyn) è governata da:

P_dyn = α · C_L · V_DD² · f

• α = fattore di attività di commutazione (0–1)
• C_L = capacità di carico (costante per un dato circuito)
• V_DD = tensione di alimentazione (costante a 5 V)
• f = frequenza di clock

Dati

• Iniziale: f₁ = 20 MHz, P₁ = p watt
• Nuovo: f₂ = 40 MHz = 2 × f₁
• V_DD, C_L, α invariati

Calcolo

P₂ = α · C_L · V_DD² · f₂ = α · C_L · V_DD² · (2f₁) = 2 × (α · C_L · V_DD² · f₁) = 2p watt

Risultato

La potenza dinamica raddoppia a 2p watt.

Avvertenze importanti

• Assume che nessuna scalatura di tensione venga applicata (le CPU moderne abbassano V_DD alle frequenze più alte tramite DVFS).
• La potenza statica/di perdita (P_stat ∝ V_DD · I_leak) non cambia con la frequenza — l'aumento totale di potenza < 2× se le perdite sono significative.
• A 5 V (processo datato), le perdite sono trascurabili; il 2× vale bene.
• Termico: potenza raddoppiata → temperatura di giunzione più alta → perdite aumentate → leggero feedback positivo.